晶振输出逻辑对频率有什么影响,又怎样尽可能降低抖动?

晶振输出逻辑对频率有什么影响,又怎样尽可能降低抖动?

输出逻辑是Oscillator所特有的属性,其表示晶振频率信号输出之后会以什么样的波形呈现;输出逻辑通常有两种模式,一种是单端输出一种是差分输出,其中输出包含正弦输出和削顶正弦输出以及方波输出,而差分输出的话一般就是差分晶振所用,但是目前已经出现一些在SPXO有源晶振也会挂载;那么晶振的输出逻辑对频率有什么影响呢,使用什么样的输出方式可尽可能的降低抖动呢?

想要达到这样的目的,那么就必须要对各种输出逻辑有一定认识和理解;而振荡器的输出逻辑大概有11种,这里我们就不一一列举了,就挑其中几种较为常见的来说明一下.

首先是CMOS,HCMOS以及LVCMOS;CMOS,HCMOS和LVCMOS都属于互补金属氧化物半导体类别.它们是最适合低频时钟(通常低于250MHz)的方波数字输出.这允许在时钟输出和芯片输入之间直接连接.在大多数情况下,可以使用低值串联电阻器来有效减少信号反馈并保持可靠的信号完整性.

其次是正弦波和削顶正弦波,正弦波-是晶体或石英晶体振荡器电路的标准或”自然”信号输出.它由一个基本正弦频率输出组成.线性正弦波输出可在所有输出中提供最佳的相位噪声性能.这些非常适合需要高质量输出信号的应用.削波正弦波-正弦波输出受到控制,因此不会达到其最大高电平或低电平.这样,您将创建一个方波输出,而不会牺牲任何所需的相位噪声性能.

再就是LVPECL,LVPECL为千兆位以太网和光纤通道的使用奠定了良好的基础.LVPECL就像LVDS在电气上一样,但提供更大的差分电压摆幅和稍低的电源效率.LVPECL的输出可能会带来挑战,因为需要端接来发射电压.同样,芯片中的差分电路可能具有不同的输入容差.确保检查是否正确端接以达到最佳性能.

最后就是LVDS了,LVDS类似于LVPECL输出,但是LVDS的功耗较低,并且电压摆幅较小.LVDS通常用于满足时钟分配或背板收发器等高速数据传输需求.为了获得更高的数据速率,通常首选HCSL,CML或LVPECL,但与LVDS相比,其功耗更高.其他好处包括降低了对噪声的敏感性,并且易于在CMOSIC中实现.

但是LVDS有明显的缺点,那就是是与PECL相比,其抖动性能降低,但是正在寻求新技术以实现与LVPECL相同水平的抖动性能.

一般来说,如果要得到更低的抖动性能,会采用LVPECL,LVDS,CMOS这三种输出方式;但是根据上述来看,很明显使用LVDS的石英晶振抖动性能比LVPECL要差一些,它表现出的优越性能是功耗低,所以这种输出更适合于用在需要降低功耗的产品上.但是出去另外两者之外它又是最适合的地抖动振荡器的.

晶振输出逻辑对频率有什么影响,又怎样尽可能降低抖动?